Engenharia
Descrição da Oportunidade
• Familiarização com a codebase existente e objetivos do trabalho no contexto do projecto • Familiarização com a plataforma x-heep, usada para simulação de SoCs RISC-V. • Continuação da validação (potencialmente por simulação) e desenvolvimento de um conjunto de instruções custom in-house desenhadas para controle de um acelerador externo ao core RISC-V • Extensão do core RISC-V existente na plataforma x-heep com o conjunto de instruções, para concretizar o controlo direto do acelerador por parte do RISC-V • (Opcionalmente) Consolidar codebase existente de um simulador de um acelerador • Colaboração na escrita de um artigo científico para divulgação de resultados.
Habilitações Académicas
Licenciatura ou inscrição no mestrado em engenharia eletrotécnica, informática, ou área afim
Requisitos Mínimos
• experiência em HDL e C++• fluente em Inglês (escrito e falado)
Fatores de Preferência
• experiência em RISC-V • experiência com Verilator ou outras abordagens de co-simulação • fluente em Português e Inglês (escrito e falado)
Período de candidatura
Desde 30 Jan 2025 a 12 Feb 2025
Centro
Centro de Telecomunicações e Multimédia